 |
| Image: AMD |
AMD ရဲ့ Ryzen 9 7950X3D ဟာ Zen 4 နဲ့အတူတွဲဖက်ထားတဲ့ 3D V-Cache နည်းပညာကြောင့် လက်ရှိကမ္ဘာ့အမြန်ဆုံး gaming CPU ဖြစ်လာပါတယ် ဒါပေမယ့် ယခင်က AMD အနေနဲ့ ဒုတိယမျိုးဆက် 3D V-Cache နည်းပညာအကြောင်းကိုအသေးစိတ်ပြောမထားခဲ့ပါဘူး။ အခုဆိုရင် International Solid State Circuit Conference (ISSCC)ပွဲမှာ AMD အနေနဲ့ သူတို့ရဲ့ ဒုတိယမျိုးဆက် 3D V-Cache နည်းပညာအ ကြောင်းအသေးစိတ်ပြောလာခဲ့ပါတယ်။
ပထမမျိုးဆက် 3D V-Cache နည်းပညာကိုကျွန်တော့်အနေနဲ့ အရင်ကတည်းက အကျယ်တဝင့်ရေးသားထားပြီးဖြစ်ပေမယ့် အနည်းငယ်ပြန်နွေးပေးပါ့မယ်။ ပထမမျိုးဆက် 3D V-Cache ဆိုတာ 7nm Zen 3 CCD တွေပေါ်မှာ 7nm L3 SRAM ကိုထပ်ပေးထားခဲ့တာဖြစ်ပါတယ်။
 |
| Image: AMD |
အခု ဒုတိယမျိုးဆက် 3D V-Cache မှာ 7nm process နဲ့ဖန်တီးထားတဲ့ L3 SRAM chiplet ကို ယခင်ထက်ပိုမိုသေးငယ်သွားတဲ့ 5nm Zen 4 CCD ပေါ်ထပ်ထားတာဖြစ်ပါတယ်။ ဒီတစ်ကြိမ်မှာ အရွယ်အစားမတူညီ တော့တဲ့ CCD ပေါ်ထပ်ရတာမို့ AMD ဟာ အပြောင်းအလဲအနည်းငယ်ကိုပြုလုပ်ခဲ့ရပါတယ်။ |
| Image: AMD |
 |
| Image: AMD |
ပထမဆုံး AMD အနေနဲ့ 7nm SRAM die ကို ယခင်မျိုးဆက်တုန်းက 41mm2 ထက်ပိုသေးငယ်အောင် 36mm2 အဖြစ်ဖန်တီးရပါတယ်။ သို့ပင်သော်ငြား ထရန်စ္စတာအရေအတွက်က 4.7 ဘီလီယံအတူတူပဲမို့ ယခင်ထက်သိသိသာသာပိုသိပ်သည်းလာတယ်ဆိုနိုင်ပါတယ်။
 |
| Image: AMD |
ပထမမျိုးဆက်မှာကတည်းက 7nm L3 SRAM က 7nm compute chiplet ထက်ပို ၃ဆလောက်နည်းပါးပိုသိပ်သည်းနေခဲ့ပြီး 5nm compute chiplet ထက်တောင်ပိုသိပ်သည်းနေတာကိုတွေ့ခဲ့ရပါတယ်။ ဒါဟာ SRAM အတွက်အထူးဖန်တီးထားတဲ့ သိပ်သည်းမှုဦးစားပေး 7nm version ကြောင့်ဖြစ်ပါတယ်။ ဒီအတွက် ပုံမှန် cache တွေမှာ ပါဝင်နေကြ latency ကိုလျော့ချပေးတဲ့ control circuit တွေမပါဝင်တော့ပါဘူး။ 5nm die မှာတော့ L3 SRAM လိုမရိုးရှင်းပဲ ထရန်စ္စတာပုံစံမျိုးစုံအပြင် L3 SRAM chiplet မှာမပါဝင်တဲ့ အခြားဖွဲ့စည်းပုံတွေလည်းပါဝင်ပါတယ်။
 |
| Image: AMD |
Latencyတိုးလာတာမို့ 7nm L3 SRAM ဟာ clock ၄ခုစာလောက်ပိုလာပါတယ် ဒါပေမယ့် L3 chiplet နဲ့ base die ကြားက bandwidth ဟာ 2.5 TB/s လောက်ရှိလာတာမို့ ယခင်ထက်၂၅%တိုးတက်လာပါတယ်။
| Row 0 - Cell 0 | 2nd-Gen 7nm 3D V-Cache Die | First-Gen 7nm 3D V-Cache Die | 5nm Zen 4 Core Complex Die (CCD) | 7nm Zen 3 Core Complex Die (CCD) |
| Size | 36mm^2 | 41mm^2 | 66.3 mm^2 | 80.7mm^2 |
| Transistor Count | ~4.7 Billion | 4.7 Billion | 6.57 Billion | 4.15 Billion |
| MTr/mm^2 (Transistor Density) | ~130.6 Million | ~114.6 Million | ~99 Million | ~51.4 Million |
L3 SRAM chiplet နဲ့ base die ကို TSV ၂မျိုးနဲ့ချိတ်ဆက်ထားပါတယ်။ တစ်ခုက ပါဝါအတွက်ဖြစ်ပြီးတစ်ခုက ဒေတာအချက်အလက်တွေအတွက်ဖြစ်ပါတယ်။
 |
| Image: AMD |
ပထမမျိုးဆက်တုန်းက TSV ၂မျိုးစလုံးဟာ base chiplet ရဲ့ L3 ဘက်မှာရှိခဲ့ပါတယ်။ သို့ပင်သော်ငြား ဒုတိယမျိုးဆက်မှာ base die ပေါ်က L3 Cache ဟာ 5nm ကြောင့် အရွယ်အစားသေးငယ်သွား ကြောင့် 7nm L3 SRAM chiplet အနေနဲ့ ပိုသေးတယ်ဆိုပေမယ့် L2 Cache ပေါ်ကိုပါဖုံးလွှမ်းသွားပါတယ်။ ဒီအတွက် AMD ဟာ base die နဲ့ L3 SRAM chiplet ၂ခုစလုံးရဲ့ TSV ချိတ်ဆက်မှုတွေကိုပြန်လည်ပြောင်းလဲခဲ့ရပါတယ်။
 |
| Image: AMD |
ပိုမိုသေးငယ်တဲ့ 5nm L3 Cache ကြောင့် AMD အနေနဲ့ power TSV တွေကို L3 ကနေ L2 နေရာတွေအထိတိုးချဲ့ဖို့လိုအပ်လာပါတယ်။ Base die မှာက L3 cache data လမ်းကြောင်းတွေနဲ့ control logic တွေအတွက် 0.68% ဧရိယာချုံ့လိုက်နိုင်တာမို့ L3 Cache မှာ TSV အတွက်နေရာပိုနည်းသွားပါတယ်။ Signal TSV ကတော့ base die ရဲ့ L3 Cache မှာကျန်ပါသေးတယ် ဒါပေမယ့် AMD ဟာ ယခင်မျိုးဆက်ကဒီဇိုင်းအပေါ်တိုးတက်မှုတွေပြုလုပ်ခဲ့တာမို့ TSV ဧရိယာကို 50% လျော့ချနိုင်ခဲ့ပါတယ်။
 |
| Image: AMD |
AMD ရဲ့ 3D Chip stacking နည်းပညာဟာ TSMC ရဲ့ SoIC နည်းပညာအပေါ်အခြေခံထားတာပါ။ TSMC ရဲ့ SoIC မှာ microbumpအသုံးပြုတာ သို့မဟုတ် solder လုပ်စရာမလိုပဲ die ၂ခုကိုချိတ်ဆက်နိုင်ပါတယ်။
Source: Tom's Hardware
0 Comments